Xilinx推出 ISE 12軟件設計套件，實現了具有更高設計生產力的功耗和成本的突破性優化。ISE 設計套件首次利用“智能”時鐘門控技術，將動態功耗降低多達 30%。此外，該新型套件還提供了基于時序的高級設計保存功能、為即插即用設計提供符合 AMBA 4 AXI4 規范的IP支持，同時具備第四代部分重配置功能的直觀設計流程，可降低多種高性能應用的系統成本。
在為所有 Xilinx? Virtex?-6 和 Spartan?-6 FPGA 產品系列提供全面生產支持的同時，ISE 12 版本作為業界唯一一款領域專用設計套件，不斷發展和演進，可以為邏輯、數字信號處理 (DSP)、嵌入式處理以及系統級設計提供互操作性設計流程和工具配置。此外，賽靈思還在ISE 12套件中采用了大量軟件基礎架構，并改進了設計方法，從而不僅可縮短運行時間，提高系統集成度，而且還能在最新一代器件產品系列和目標設計平臺上擴展 IP 互操作性。
ISE 12設計套件推出了FPGA 業界首款帶自動化分析與精細粒度(邏輯切片)優化功能的智能時鐘門控技術。該功能專為減少轉換次數而開發，而轉換次數正是降低數字設計動態功耗的主要因素。上述技術的工作原理是，利用一系列獨特的算法來分析設計方案，以檢測每個 FPGA 邏輯切片中轉換時不改變下游邏輯和互聯的順序元件(即“轉換”)。該軟件生成的時鐘啟用邏輯會自動關閉邏輯切片級不必要的活動，避免關閉整個時鐘網絡，這樣可以節省大量的功耗。
